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研究者发布开源LLM的Verilog RTL生成基准

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AI 综述

来自 NMIMS Hyderabad、IIT Roorkee 与 BITS Pilani 的研究者发布论文《Benchmarking LLMs for Verilog Design Flows》，提出一个可复现的基准平台，用于评测开源大语言模型生成 Verilog RTL 的能力。该基准覆盖 50 项任务，包括组合逻辑、时序逻辑、有限状态机（FSM）以及混合设计。

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最新进展10月17日 04:53

开源 LLM 的 Verilog RTL 生成基准测试：50 项任务评测

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10月17日

04:53
Hacker News
开源 LLM 的 Verilog RTL 生成基准测试：50 项任务评测
NMIMS Hyderabad、IIT Roorkee 与 BITS Pilani 的研究者发布论文《Benchmarking LLMs for Verilog Design Flows》，提出一个可复现的基准平台，在 50 项组合、时序、FSM 及混合设计任务上评测开源 LLM 的 Verilog RTL 生成。

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