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开源 LLM 的 Verilog RTL 生成基准测试：50 项任务评测
Benchmarking open-source LLMs on Verilog RTL generation across 50 tasks
AI 导读
NMIMS Hyderabad、IIT Roorkee 与 BITS Pilani 的研究者发布论文《Benchmarking LLMs for Verilog Design Flows》，提出一个可复现的基准平台，在 50 项组合、时序、FSM 及混合设计任务上评测开源 LLM 的 Verilog RTL 生成。
来源：Hacker News · semiengineering.com